Skocz do pozycji: 1.

Tytuł:

On Transformation of a Logical Circuit to a Circuit with NAND and NOR Gates Only

Autorzy:

Baranov, S.
Karatkevich, A.

Tematy:

logic synthesis
logic devices
VLSI
minimization

Pokaż więcej

Data publikacji:

2018

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 2.

Tytuł:

Application of Indexed Partition Calculus in Logic Synthesis of Boolean Functions for FPGAs

Autorzy:

Rawski, M.

Tematy:

indexed partition
logic synthesis
FPGA

Pokaż więcej

Data publikacji:

2011

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 3.

Tytuł:

Synthesis of Macro Petri Nets into FPGA with Distributed Memories

Autorzy:

Bukowiec, A.
Adamski, M.

Tematy:

decomposition
FGPAs
logic synthesis
Petri nets

Pokaż więcej

Data publikacji:

2012

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 4.

Tytuł:

Technology mapping oriented to adaptive logic modules

Autorzy:

Kubica, M.
Kania, D.

Tematy:

decomposition
logic synthesis
technology mapping
ALM

Pokaż więcej

Data publikacji:

2019

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 5.

Tytuł:

Synteza układów kombinacyjnych na jednym uniwersalnym układzie PAL z wykorzystaniem montażowego łączenia wyjść
Synthesis of combinatorial logic on single PAL device using wired-or method of PAL outputs joining

Autorzy:

Solov'ev, V.
Klimowicz, A.

Tematy:

synteza logiczna
układy kombinacyjne
logic synthesis
combinatorial logic

Pokaż więcej

Data publikacji:

2002

Wydawca:

Politechnika Białostocka. Oficyna Wydawnicza Politechniki Białostockiej

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 6.

Tytuł:

Implementation of Algorithm of Petri Nets Distributed Synthesis into FPGA

Autorzy:

Bukowiec, A.
Tkacz, J.
Gratkowski, T.
Gidlewicz, T.

Tematy:

C#
decomposition
FGPA
logic synthesis
Petri net

Pokaż więcej

Data publikacji:

2013

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 7.

Tytuł:

Optimization problems in the synthesis of multiple-valued logic networks

Autorzy:

Deniziak, S.
Wiśniewski, M.
Kurczyna, K.

Tematy:

multiple-valued logic network
symbolic decomposition
FPGA
logic synthesis

Pokaż więcej

Data publikacji:

2016

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 8.

Tytuł:

Speed Targeted Minimization of Finite State Machines for CPLDs

Autorzy:

Klimowicz, A.

Tematy:

finite state machines
minimization
logic synthesis
performance
speed

Pokaż więcej

Data publikacji:

2018

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 9.

Tytuł:

Utilizing Common Information in Disjoint Decomposition of Multioutput Boolean Functions
Wykorzystanie wspólnej informacji w dekompozycji rozłącznej wielowyjściowych funkcji boolowskich

Autorzy:

Morawiecki, P.
Rawski, M.

Tematy:

synteza logiczna
dekompozycja funkcjonalna
logic synthesis
functional decomposition

Pokaż więcej

Data publikacji:

2008

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 10.

Tytuł:

Synteza odwracalnych układów logicznych oparta na sieciach Closa
Clos switching network based reversible circuit synthesis

Autorzy:

Szyprowski, M.

Tematy:

odwracalne układy logiczne
synteza logiczna
reversible logic circuits
logic synthesis

Pokaż więcej

Data publikacji:

2010

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 11.

Tytuł:

SMTBDD : New Form of BDD for Logic Synthesis

Autorzy:

Kubica, M.
Kania, D.

Tematy:

logic synthesis
SMTBDD
decomposition
technology mapping
FPGA
digital circuits

Pokaż więcej

Data publikacji:

2016

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 12.

Tytuł:

Zastosowanie diagramów BDD w syntezie logicznej dla układów typu PAL
Application of BDD in Logic Synthesis for PAL-based Devices

Autorzy:

Milik, A.
Kania, D.

Tematy:

BDD
PAL
PLD
synteza logiczna
dekompozycja
logic synthesis
decomposition

Pokaż więcej

Data publikacji:

2007

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 13.

Tytuł:

Application of Graph Theory Algorithms in Non-disjoint Functional Decomposition of Specific Boolean Functions

Autorzy:

Mazurkiewicz, Tomasz

Tematy:

logic synthesis
functional decomposition
non-disjoint decomposition
index generation functions

Pokaż więcej

Data publikacji:

2020

Wydawca:

Instytut Łączności - Państwowy Instytut Badawczy

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 14.

Tytuł:

Synteza logiczna przeznaczona dla struktur CPLD z elementami XOR
Logic synthesis dedicated for CPLDs with XOR gates

Autorzy:

Kania, D.
Grabiec, W.

Tematy:

synteza logiczna
dekompozycja
odwzorowanie technologiczne
logic synthesis
decomposition
technology mapping

Pokaż więcej

Data publikacji:

2007

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 15.

Tytuł:

Dekompozycja funkcjonalna z wbudowanym kodowaniem wejść dla układów FPGA opartych o komórki LUT
An Integrated Input Encoding and Symbolic Functional Decomposition for LUT-Based FPGAs

Autorzy:

Deniziak, S.
Wiśniewski, M.

Tematy:

dekompozycja funkcji symbolicznych
FPGA
synteza logiczna
functional decomposition
logic synthesis

Pokaż więcej

Data publikacji:

2008

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 16.

Tytuł:

Dekompozycja zespołu funkcji wykorzystująca elementy XOR
Decomposition of a multi-output function based on utilization of XOR gates

Autorzy:

Kania, D.
Grabiec, W.

Tematy:

synteza logiczna
dekompozycja
odwzorowanie technologiczne
logic synthesis
decomposition
technology mapping

Pokaż więcej

Data publikacji:

2008

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 17.

Tytuł:

Synteza logiczna dla struktur CPLD typu PAL wykorzystująca elementy XOR
Logic synthesis on PAL-based CPLDs using XOR-gates

Autorzy:

Kania, D.
Grabiec, W.

Tematy:

synteza logiczna
dekompozycja
odwzorowanie technologiczne
logic synthesis
decomposition
technology mapping

Pokaż więcej

Data publikacji:

2007

Wydawca:

Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 18.

Tytuł:

Synteza logiczna układu realizującego zespół funkcji przełączających z użyciem bramek XOR w strukturach CPLD
Logic Synthesis of a multi-output switching function for CPLDs based on utilization of XOR gates

Autorzy:

Kania, D.
Grabiec, W.

Tematy:

synteza logiczna
dekompozycja
odwzorowanie technologiczne
logic synthesis
decomposition
technology mapping

Pokaż więcej

Data publikacji:

2009

Wydawca:

Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 19.

Tytuł:

Synthesis and Implementation of Reconfigurable PLC on FPGA Platform

Autorzy:

Milik, A.
Hrynkiewicz, E.

Tematy:

PLC
LD
IL
FPGA
high level synthesis
logic synthesis
arithmetic circuits
reconfigurable hardware

Pokaż więcej

Data publikacji:

2012

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 20.

Tytuł:

Metoda syntezy logicznej ukierunkowana na wykorzystanie elementu XOR
The XOR oriented logic synthesis

Autorzy:

Ławrocki, Ł.
Czerwiński, R.

Tematy:

układy programowalne
CPLD
PAL
XOR
synteza logiczna
dekompozycja
logic synthesis
decomposition

Pokaż więcej

Data publikacji:

2009

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 21.

Tytuł:

Decomposition of multi-output functions oriented to configurability of logic blocks

Autorzy:

Kubica, M.
Kania, D.

Tematy:

BDD
decomposition
logic synthesis
technology mapping
rozkład
Synteza logiczna
Mapowanie technologii

Pokaż więcej

Data publikacji:

2017

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 22.

Tytuł:

Wykorzystanie pseudo-MTBDD w dekompozycji zespołu funkcji
Decomposition of multi-output function based on pseudo-MTBDD

Autorzy:

Opara, A.
Kania, D.

Tematy:

binary decision diagrams (BDD)
multi-terminal BDD (MTBDD)
logic synthesis
decomposition

Pokaż więcej

Data publikacji:

2008

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 23.

Tytuł:

Zastosowanie wspólnego modelu automatów Mealy'ego i Moore'a do realizacji układów sekwencyjnych w układach programowalnych
Application of the common model of Mealy and Moore finite state machines to realization of sequential circuits on programmable logic devices

Autorzy:

Klimowicz, A.
Salauyou, V.

Tematy:

automaty skończone
synteza logiczna
CPLD/FPGA
finite state machines
logic synthesis

Pokaż więcej

Data publikacji:

2012

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 24.

Tytuł:

Synthesis of finite state machines for CPLDs

Autorzy:

Czerwiński, R.
Kania, D.

Tematy:

synteza logiczna
FSM
kodowanie stanów
optymalizacja logiczna
CPLD
logic synthesis
state assignment
logic optimization

Pokaż więcej

Data publikacji:

2009

Wydawca:

Uniwersytet Zielonogórski. Oficyna Wydawnicza

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 25.

Tytuł:

Synthesis of Finite State Machines with use of pseudoequivalent states
Synteza skończonych automatów stanów z wykorzystaniem pseudorównoważnych stanów

Autorzy:

Barkalov, A.

Tematy:

Moore FSM
logic synthesis
state assignment
CPLD
automat Moore'a
synteza logiczna

Pokaż więcej

Data publikacji:

2013

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 26.

Tytuł:

Synteza logiczna zespołu funkcji ukierunkowana na minimalizację liczby wykorzystywanych bloków logicznych PAL w oparciu o zmodyfikowany graf wyjść
The Logic Synthesis of the Multi-Output Boolean Function Directed to PAL Logic Block Number Minimization Based on a Modified Graphs Nodes

Autorzy:

Kubica, M.
Kania, D.

Tematy:

synteza logiczna
graf wyjść
układ CPLD
logic synthesis
graph's nodes
CPLD structure

Pokaż więcej

Data publikacji:

2011

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 27.

Tytuł:

Koszt implementacji w strukturach CPLD i FPGA jako kryterium wyboru stanów przy minimalizacji automatu skończonego
Cost of implementation in CPLD and FPGA structures as the criterion of state selection for minimization of finite state machines

Autorzy:

Klimowicz, A.

Tematy:

automaty skończone
synteza logiczna
minimalizacja
CPLD
finite state machines
logic synthesis
minimization

Pokaż więcej

Data publikacji:

2014

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 28.

Tytuł:

Minimalizacja automatów skończonych z uwzględnieniem ich kosztu realizacji w układach programowalnych o strukturze CPLD
Minimization of finite state machines taking into account the cost of realization in CPLD devices

Autorzy:

Klimowicz, A.

Tematy:

automaty skończone
synteza logiczna
minimalizacja
CPLD
finite state machines
logic synthesis
minimization

Pokaż więcej

Data publikacji:

2013

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 29.

Tytuł:

Input Variable Partition Method in Functional Decomposition based on Shannon Expansion
Metoda doboru zmiennych w dekompozycji funkcjonalnej bazująca na ekspansji Shannona

Autorzy:

Morawiecki, P.
Rawski, M.

Tematy:

dekompozycja funkcjonalna
ekspansja Shannona
synteza logiczna
functional decomposition
Shannon expansion
logic synthesis

Pokaż więcej

Data publikacji:

2007

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 30.

Tytuł:

Metody konstrukcji optymalnych układów odwracalnych
Techniques for constructing optimal reversible circuits

Autorzy:

Szyprowski, M.
Kerntopf, P.

Tematy:

układy odwracalne
synteza logiczna
układy kwantowe
reversible circuits
logic synthesis
quantum circuits

Pokaż więcej

Data publikacji:

2012

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 31.

Tytuł:

Nowe reguły przesuwania bramek w układach odwracalnych
New rules for moving gates in reversible circuits

Autorzy:

Szyprowski, M.
Kerntopf, P.

Tematy:

układy odwracalne
synteza logiczna
układy kwantowe
reversible circuits
logic synthesis
quantum circuits

Pokaż więcej

Data publikacji:

2013

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 32.

Tytuł:

Dynamicznie rekonfigurowalny sterownik logiczny - łatwo programowalna architektura
Dynamically reconfigurable logic controller - architecture of improved programmability

Autorzy:

Milik, A.

Tematy:

sterownik programowalny
dynamiczna rekonfiguracja
FPGA
synteza logiczna
PLC
dynamic reconfiguration
logic synthesis

Pokaż więcej

Data publikacji:

2009

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 33.

Tytuł:

Rozproszony system sterowania o architekturze GALS projektowany z wykorzystaniem sieci Petriego
Distributed control system with GALS architecture with use of Petri net

Autorzy:

Bukowiec, A.

Tematy:

dekompozycja
FPGA
sieć Petriego
sterownik logiczny
synteza logiczna
decomposition
Petri net
logic controller
logic synthesis

Pokaż więcej

Data publikacji:

2012

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 34.

Tytuł:

Samorekonfigurowalny system cyfrowy
Self Reconfigurable Digital System

Autorzy:

Milik, A.
Mocha, J.

Tematy:

PLD
FPGA
dynamiczna rekonfiguracja
układy kontekstowe
synteza logiczna
dynamic reconfiguration
logic synthesis
decomposition

Pokaż więcej

Data publikacji:

2008

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 35.

Tytuł:

Dual synthesis of Petri net based application specific logic controllers with increased safety

Autorzy:

Tkacz, J.
Bukowiec, A.
Adamski, M.

Tematy:

critical safety
FPGAs
logic controllers
logic synthesis
Petri nets
verification
bezpieczeństwo krytyczne
FPGA
sterowniki logiczne
synteza logiczna
sieci Petriego
weryfikacja

Pokaż więcej

Data publikacji:

2016

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 36.

Tytuł:

Implementacja wyrażeń arytmetycznych w rekonfigurowalnych sterownikach logicznych
On arithmetic operation implementation in a reconfigurable logic controller

Autorzy:

Milik, A.
Pułka, A.

Tematy:

sterownik programowalny
FPGA
synteza logiczna wysokiego poziomu
arytmetyka
układy rekonfigurowalne
PLC
high level logic synthesis
arithmetic
reconfigurable hardware

Pokaż więcej

Data publikacji:

2011

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 37.

Tytuł:

FSM encoding for BDD representations

Autorzy:

Gosti, W.
Villa, T.
Saldanha, A.
Sangiovanni-Vincentelli, A. L.

Tematy:

binarny diagram decyzyjny
kodowanie
automat skończony
synteza logiczna
weryfikacja formalna
binary decision diagram
encoding
finite state machine
logic synthesis
formal verification
logic representation

Pokaż więcej

Data publikacji:

2007

Wydawca:

Uniwersytet Zielonogórski. Oficyna Wydawnicza

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 38.

Tytuł:

Badania metody minimalizacji nie w pełni określonych automatów skończonych realizowanej w oparciu o sklejanie dwóch stanów
Experiments on the method of Mealy state machine minimization based on two-states merging

Autorzy:

Klimowicz, A.

Tematy:

automat skończony
minimalizacja liczby stanów
synteza logiczna
łączenie stanów
finite state machine (FSM)
state minimization
logic synthesis
state merging

Pokaż więcej

Data publikacji:

2014

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 39.

Tytuł:

Realizacja dekodera adresów z zastosowaniem w pełni określonych funkcji boolowskich
Address Generator Realization Using Completely-Specified Boolean Functions

Autorzy:

Majchrzyk, M.
Borowik, G.
Darakchiev, R.

Tematy:

synteza logiczna
generator adresu
układy sekwencyjne
dekompozycja
FPGA
pamięci wbudowane
komórka logiczna
logic synthesis
Address Generator
finite state machine
decomposition
embedded memories
logic cell

Pokaż więcej

Data publikacji:

2008

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 40.

Tytuł:

Optimization on the complementation procedure towards efficient implementation of the index generation function

Autorzy:

Borowik, G.

Tematy:

data reduction
feature selection
indiscernibility matrix
logic synthesis
index generation function
redukcja danych
selekcja cech
synteza logiczna
funkcja generowania indeksów

Pokaż więcej

Data publikacji:

2018

Wydawca:

Uniwersytet Zielonogórski. Oficyna Wydawnicza

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 41.

Tytuł:

A hybrid PSO-GA algorithm for Reversible Circuits Synthesis
Hybrydowy algorytm PSO-GA dla syntezy układów odwracalnych

Autorzy:

Podlaski, K.

Tematy:

reversible circuits
reversible logic synthesis
particle swarm optimization (PSO)
genetic algorithms
układy odwracalne
synteza układów odwracalnych
particle swarm optimization
algorytmy genetyczne

Pokaż więcej

Data publikacji:

2014

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 42.

Tytuł:

Reprezentacja przestrzeni stanów sterownika logicznego z wykorzystaniem kodowanych diagramów decyzyjnych
Reconfigurable Logic Controller state space representation using encoded Binary Decision Diagrams

Autorzy:

Bubacz, P.
Adamski, M.

Tematy:

1st order nonstationary measurement system
rekonfigurowane sterowniki logiczne
kodowanie stanów
synteza logiczna
weryfikacja formalna
Ordered Binary Decision Diagram
Reconfugurable Logic Controller
state encoding
logic synthesis
formal verification

Pokaż więcej

Data publikacji:

2007

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 43.

Tytuł:

Synteza diagramu LD z operacjami arytmetycznymi przeznaczona dla układów FPGA
LD synthesis with arithmetic operations for FPGA

Autorzy:

Milik, A.

Tematy:

sterownik programowalny
diagram stykowy
LD
FPGA
synteza logiczna wysokiego poziomu
arytmetyka
układy rekonfigurowane
PLC
ladder diagram
high level logic synthesis
arithmetic
reconfigurable hardware

Pokaż więcej

Data publikacji:

2012

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 44.

Tytuł:

Synteza wielowyjściowych układów logicznych prowadząca do wykorzystania wspólnych bloków logicznych
Multi-output logic devices synthesis utilizing common logic blocks

Autorzy:

Opara, A.
Kania, D.

Tematy:

dekompozycja
wielokorzeniowe binarne diagramy decyzyjne (BDD)
synteza programowalnych układów logicznych
decomposition
shared binary decision diagrams (SBDD)
programmable logic devices synthesis

Pokaż więcej

Data publikacji:

2007

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 45.

Tytuł:

Metoda reprezentacji pośredniej programu PLC opisanego za pomocą języków LD i SFC na potrzeby syntezy sprzętowej
A common intermediate representation of LD and SFC programs for hardware synthesis purposes

Autorzy:

Milik, A.

Tematy:

sterownik programowalny
diagram stykowy
LD
sekwencyjny schemat funkcji
SFC
synteza logiczna wysokiego poziomu
graf przepływu danych
DFG
FPGA
układy rekonfigurowane
PLC
high level logic synthesis
DFG (data flow graph)
data flow graph
ladder diagram

Pokaż więcej

Data publikacji:

2013

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 46.

Tytuł:

Method of Logical Synthesis of Integrated Circuits in basis K-PLA

Autorzy:

Novikov, S.

Tematy:

logical synthesis of circuits
programmable logic array
PLA

Pokaż więcej

Data publikacji:

2006

Wydawca:

Uniwersytet Przyrodniczo-Humanistyczny w Siedlcach

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 47.

Tytuł:

Synteza układów odwracalnych metodą różnicową
Difference method of reversible circuits synthesis

Autorzy:

Skorupski, A.
Pawłowski, M.
Gracki, K.
Kerntopf, P.

Tematy:

odwracalne układy logiczne
projektowanie układów
reversible logic circuits
circuit synthesis

Pokaż więcej

Data publikacji:

2013

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 48.

Tytuł:

Transformacja rozmytej interpretowanej sieci Petriego na schemat układu logicznego
Transformation of the fuzzy interpreted Petri net into a logic circuit

Autorzy:

Gniewek, L.

Tematy:

logika rozmyta
modelowanie
sieci Petriego
sterowniki logiczne
synteza logiczna
fuzzy logic
modelling
Petri nets
logic controllers
logical synthesis

Pokaż więcej

Data publikacji:

2010

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 49.

Tytuł:

Computer aided synthesis of reversible logic in traffic control systems

Autorzy:

Pniewski, R.

Tematy:

traffic control system
reversible logic
synthesis
system kontroli ruchu
logika rewersyjna
synteza

Pokaż więcej

Data publikacji:

2018

Wydawca:

Polskie Stowarzyszenie Telematyki Transportu

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 50.

Tytuł:

Synteza odwracalnych układów logicznych
Synthesis of reversible logic circuits

Autorzy:

Kerntopf, P.

Tematy:

odwracalne bramki logiczne
algorytmy syntezy odwracalnych układów
reversible logic gates
algorithms for reversible circuit synthesis

Pokaż więcej

Data publikacji:

2007

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 51.

Tytuł:

Many-Valued Gates for Reducing the Chip-Area of Integrated Circuits

Autorzy:

Novikov, S.

Tematy:

programmable logic array
logical synthesis
semi-custom integrated circuit
many valued gate
reducing of chip-area

Pokaż więcej

Data publikacji:

2007

Wydawca:

Uniwersytet Przyrodniczo-Humanistyczny w Siedlcach

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły

Skocz do pozycji: 52.

Tytuł:

Synteza systemów cyfrowych w logice rewersyjnej
Synthesis of digital systems in reversible logic

Autorzy:

Dobrzański, M.
Pniewski, R.

Tematy:

synteza systemów cyfrowych
logika rewersyjna
bramka rewersyjna
bramka kwantowa
program QUCS
wydzielanie ciepła
straty energii
synthesis of digital system
reverse logic
reverse gate
quantum gate
QUCS program
heat
energy loss

Pokaż więcej

Data publikacji:

2016

Wydawca:

Instytut Naukowo-Wydawniczy "SPATIUM"

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

• na półce

Szczegóły